Hướng dẫn toàn diện về wafer silicon carbide/wafer SiC

Tóm tắt về wafer SiC

 Tấm wafer silicon carbide (SiC)đã trở thành chất nền được lựa chọn cho các thiết bị điện tử công suất cao, tần số cao và nhiệt độ cao trong các lĩnh vực ô tô, năng lượng tái tạo và hàng không vũ trụ. Danh mục đầu tư của chúng tôi bao gồm các loại polytype và sơ đồ pha tạp chính—pha tạp nitơ 4H (4H-N), bán cách điện độ tinh khiết cao (HPSI), pha tạp nitơ 3C (3C-N) và loại p 4H/6H (4H/6H-P)—được cung cấp ở ba cấp chất lượng: PRIME (chất nền được đánh bóng hoàn toàn, cấp thiết bị), DUMMY (đã mài hoặc chưa đánh bóng để thử nghiệm quy trình) và RESEARCH (lớp epi tùy chỉnh và cấu hình pha tạp cho R&D). Đường kính wafer trải dài từ 2", 4", 6", 8" và 12" để phù hợp với cả các công cụ cũ và các nhà máy tiên tiến. Chúng tôi cũng cung cấp các boule đơn tinh thể và các tinh thể hạt giống được định hướng chính xác để hỗ trợ quá trình phát triển tinh thể tại chỗ.

Các tấm wafer 4H-N của chúng tôi có mật độ hạt tải từ 1×10¹⁶ đến 1×10¹⁹ cm⁻³ và điện trở suất từ 0,01–10 Ω·cm, mang lại độ linh động điện tử và trường đánh thủng tuyệt vời trên 2 MV/cm—lý tưởng cho diode Schottky, MOSFET và JFET. Các đế HPSI có điện trở suất vượt quá 1×10¹² Ω·cm với mật độ micropipe dưới 0,1 cm⁻², đảm bảo rò rỉ tối thiểu cho các thiết bị RF và vi sóng. Tấm wafer 3C-N hình khối, có sẵn ở định dạng 2″ và 4″, cho phép epitaxy dị thể trên silicon và hỗ trợ các ứng dụng quang tử và MEMS mới. Các tấm wafer 4H/6H-P loại P, được pha tạp nhôm đến 1×10¹⁶–5×10¹⁸ cm⁻³, tạo điều kiện cho các kiến trúc thiết bị bổ sung.

Tấm wafer SiC, tấm wafer PRIME được đánh bóng cơ học-hóa học đến độ nhám bề mặt <0,2 nm RMS, tổng độ dày dao động dưới 3 µm và độ cong <10 µm. Các tấm nền DUMMY đẩy nhanh quá trình lắp ráp và đóng gói, trong khi tấm wafer RESEARCH có độ dày lớp epi từ 2–30 µm và pha tạp tùy chỉnh. Tất cả sản phẩm đều được chứng nhận bằng phương pháp nhiễu xạ tia X (đường cong dao động <30 giây cung) và quang phổ Raman, cùng với các thử nghiệm điện - đo Hall, phân tích C–V và quét micropipe - đảm bảo tuân thủ JEDEC và SEMI.

Các boule có đường kính lên đến 150 mm được nuôi cấy bằng phương pháp PVT và CVD với mật độ lệch dưới 1×10³ cm⁻² và số lượng micropipe thấp. Các tinh thể hạt được cắt trong phạm vi 0,1° so với trục c để đảm bảo sự sinh trưởng tái tạo và năng suất cắt lát cao.

Bằng cách kết hợp nhiều loại polytype, các biến thể pha tạp, cấp độ chất lượng, kích thước wafer SiC và sản xuất tinh thể hạt và boule tại chỗ, nền tảng chất nền SiC của chúng tôi hợp lý hóa chuỗi cung ứng và đẩy nhanh quá trình phát triển thiết bị cho xe điện, lưới điện thông minh và các ứng dụng trong môi trường khắc nghiệt.

Tóm tắt về wafer SiC

 Tấm wafer silicon carbide (SiC)đã trở thành nền SiC được lựa chọn hàng đầu cho các thiết bị điện tử công suất cao, tần số cao và nhiệt độ cao trong các lĩnh vực ô tô, năng lượng tái tạo và hàng không vũ trụ. Danh mục sản phẩm của chúng tôi bao gồm các loại polytype và phương pháp pha tạp chính—4H pha tạp nitơ (4H-N), bán cách điện độ tinh khiết cao (HPSI), 3C pha tạp nitơ (3C-N) và loại p 4H/6H (4H/6H-P)—được cung cấp với ba cấp chất lượng: wafer SiCPRIME (chất nền được đánh bóng hoàn toàn, đạt chuẩn thiết bị), DUMMY (đã mài hoặc chưa đánh bóng cho các thử nghiệm quy trình) và RESEARCH (lớp epi tùy chỉnh và cấu hình pha tạp cho nghiên cứu và phát triển). Đường kính wafer SiC trải dài từ 2", 4", 6", 8" và 12", phù hợp với cả các công cụ truyền thống và nhà máy sản xuất tiên tiến. Chúng tôi cũng cung cấp các boule đơn tinh thể và tinh thể mầm định hướng chính xác để hỗ trợ quá trình phát triển tinh thể nội bộ.

Các wafer SiC 4H-N của chúng tôi có mật độ hạt tải từ 1×10¹⁶ đến 1×10¹⁹ cm⁻³ và điện trở suất từ 0,01–10 Ω·cm, mang lại độ linh động điện tử và trường đánh thủng tuyệt vời trên 2 MV/cm—lý tưởng cho diode Schottky, MOSFET và JFET. Các đế HPSI có điện trở suất vượt quá 1×10¹² Ω·cm với mật độ micropipe dưới 0,1 cm⁻², đảm bảo rò rỉ tối thiểu cho các thiết bị RF và vi sóng. Cubic 3C-N, có sẵn ở định dạng 2″ và 4″, cho phép epitaxy dị thể trên silicon và hỗ trợ các ứng dụng quang tử và MEMS mới. Tấm wafer SiC loại P 4H/6H-P, được pha tạp nhôm theo tỷ lệ 1×10¹⁶–5×10¹⁸ cm⁻³, tạo điều kiện cho các kiến trúc thiết bị bổ sung.

Tấm wafer SiC PRIME được đánh bóng cơ học hóa học đến độ nhám bề mặt <0,2 nm RMS, độ dày tổng thể biến thiên dưới 3 µm và độ cong <10 µm. Các tấm nền DUMMY đẩy nhanh quá trình lắp ráp và đóng gói, trong khi các tấm wafer RESEARCH có độ dày lớp epi từ 2–30 µm và pha tạp tùy chỉnh. Tất cả sản phẩm đều được chứng nhận bằng phương pháp nhiễu xạ tia X (đường cong dao động <30 giây cung) và quang phổ Raman, cùng với các thử nghiệm điện - đo Hall, phân tích C–V và quét micropipe - đảm bảo tuân thủ JEDEC và SEMI.

Các boule có đường kính lên đến 150 mm được nuôi cấy bằng phương pháp PVT và CVD với mật độ lệch dưới 1×10³ cm⁻² và số lượng micropipe thấp. Các tinh thể hạt được cắt trong phạm vi 0,1° so với trục c để đảm bảo sự sinh trưởng tái tạo và năng suất cắt lát cao.

Bằng cách kết hợp nhiều loại polytype, các biến thể pha tạp, cấp độ chất lượng, kích thước wafer SiC và sản xuất tinh thể hạt và boule tại chỗ, nền tảng chất nền SiC của chúng tôi hợp lý hóa chuỗi cung ứng và đẩy nhanh quá trình phát triển thiết bị cho xe điện, lưới điện thông minh và các ứng dụng trong môi trường khắc nghiệt.

Hình ảnh của wafer SiC

Bảng dữ liệu của wafer SiC loại 4H-N 6 inch

 

Bảng dữ liệu wafer SiC 6 inch
Tham số Tham số phụ Hạng Z Hạng P Hạng D
Đường kính   149,5–150,0 mm 149,5–150,0 mm 149,5–150,0 mm
Độ dày 4H-N 350 µm ± 15 µm 350 µm ± 25 µm 350 µm ± 25 µm
Độ dày 4H‑SI 500 µm ± 15 µm 500 µm ± 25 µm 500 µm ± 25 µm
Định hướng wafer   Ngoài trục: 4,0° về phía <11-20> ±0,5° (4H-B); Trên trục: <0001> ±0,5° (4H-SI) Ngoài trục: 4,0° về phía <11-20> ±0,5° (4H-B); Trên trục: <0001> ±0,5° (4H-SI) Ngoài trục: 4,0° về phía <11-20> ±0,5° (4H-B); Trên trục: <0001> ±0,5° (4H-SI)
Mật độ ống vi mô 4H-N ≤ 0,2 cm⁻² ≤ 2 cm⁻² ≤ 15 cm⁻²
Mật độ ống vi mô 4H‑SI ≤ 1 cm⁻² ≤ 5 cm⁻² ≤ 15 cm⁻²
Điện trở suất 4H-N 0,015–0,024 Ω·cm 0,015–0,028 Ω·cm 0,015–0,028 Ω·cm
Điện trở suất 4H‑SI ≥ 1×10¹⁰ Ω·cm ≥ 1×10⁵ Ω·cm  
Hướng phẳng chính   [10-10] ± 5,0° [10-10] ± 5,0° [10-10] ± 5,0°
Chiều dài phẳng chính 4H-N 47,5 mm ± 2,0 mm    
Chiều dài phẳng chính 4H‑SI khía    
Loại trừ cạnh     3 mm  
Warp/LTV/TTV/Cung   2,5 µm / `6 ``m / `25 `` / ``35 `m 5 µm / 15 µm / 40 µm / ≤60 µm  
Độ nhám Đánh bóng Ra ≤ 1 nm    
Độ nhám CMP Ra ≤ 0,2 nm   Ra ≤ 0,5 nm
Các vết nứt cạnh   Không có   Chiều dài tích lũy ≤ 20 mm, đơn ≤ 2 mm
Tấm lục giác   Diện tích tích lũy ≤ 0,05% Diện tích tích lũy ≤ 0,1% Diện tích tích lũy ≤ 1%
Khu vực đa hình   Không có Diện tích tích lũy ≤ 3% Diện tích tích lũy ≤ 3%
Các tạp chất cacbon   Diện tích tích lũy ≤ 0,05%   Diện tích tích lũy ≤ 3%
Vết xước bề mặt   Không có   Chiều dài tích lũy ≤ 1 × đường kính wafer
Chip cạnh   Không được phép có chiều rộng và chiều sâu ≥ 0,2 mm   Tối đa 7 chip, mỗi chip ≤ 1 mm
TSD (Trật khớp vít ren)   ≤ 500 cm⁻²   Không có
BPD (Trật khớp mặt phẳng cơ sở)   ≤ 1000 cm⁻²   Không có
Ô nhiễm bề mặt   Không có    
Bao bì   Hộp đựng nhiều wafer hoặc hộp đựng wafer đơn Hộp đựng nhiều wafer hoặc hộp đựng wafer đơn Hộp đựng nhiều wafer hoặc hộp đựng wafer đơn

Bảng dữ liệu của wafer SiC loại 4H-N 4 inch

 

Bảng dữ liệu của wafer SiC 4 inch
Tham số Sản xuất MPD bằng không Tiêu chuẩn sản xuất (P Grade) Điểm giả (Điểm D)
Đường kính 99,5 mm–100,0 mm
Độ dày (4H-N) 350 µm±15 µm   350 µm±25 µm
Độ dày (4H-Si) 500 µm±15 µm   500 µm±25 µm
Định hướng wafer Ngoài trục: 4,0° về phía <1120> ±0,5° đối với 4H-N; Trên trục: <0001> ±0,5° đối với 4H-Si    
Mật độ ống vi mô (4H-N) ≤0,2 cm⁻² ≤2 cm⁻² ≤15 cm⁻²
Mật độ ống vi mô (4H-Si) ≤1 cm⁻² ≤5 cm⁻² ≤15 cm⁻²
Điện trở suất (4H-N)   0,015–0,024 Ω·cm 0,015–0,028 Ω·cm
Điện trở suất (4H-Si) ≥1E10 Ω·cm   ≥1E5 Ω·cm
Hướng phẳng chính   [10-10] ±5,0°  
Chiều dài phẳng chính   32,5 mm ±2,0 mm  
Chiều dài phẳng thứ cấp   18,0 mm ±2,0 mm  
Định hướng phẳng thứ cấp   Mặt silicon hướng lên trên: 90° CW từ mặt phẳng chính ±5,0°  
Loại trừ cạnh   3 mm  
LTV/TTV/Cung cong 2,5 µm/<5 µm/<15 µm/<30 µm   ≤10 µm/<15 µm/<25 µm/<40 µm
Độ nhám Ra Ba Lan ≤1 nm; Ra CMP ≤0,2 nm   Ra ≤0,5 nm
Nứt cạnh do ánh sáng cường độ cao Không có Không có Chiều dài tích lũy ≤10 mm; chiều dài đơn ≤2 mm
Tấm lục giác bằng ánh sáng cường độ cao Diện tích tích lũy ≤0,05% Diện tích tích lũy ≤0,05% Diện tích tích lũy ≤0,1%
Các khu vực đa hình bằng ánh sáng cường độ cao Không có   Diện tích tích lũy ≤3%
Các tạp chất Carbon trực quan Diện tích tích lũy ≤0,05%   Diện tích tích lũy ≤3%
Bề mặt silicon bị trầy xước do ánh sáng cường độ cao Không có   Chiều dài tích lũy ≤1 đường kính wafer
Chip cạnh bằng ánh sáng cường độ cao Không được phép có chiều rộng và chiều sâu ≥0,2 mm   5 cho phép, mỗi ≤1 mm
Ô nhiễm bề mặt silicon do ánh sáng cường độ cao Không có    
Sự sai lệch của vít ren ≤500 cm⁻² Không có  
Bao bì Hộp đựng nhiều wafer hoặc hộp đựng wafer đơn Hộp đựng nhiều wafer hoặc hộp đựng wafer đơn Hộp đựng nhiều wafer hoặc hộp đựng wafer đơn

Bảng dữ liệu của wafer SiC loại HPSI 4 inch

 

Bảng dữ liệu của wafer SiC loại HPSI 4 inch
Tham số Cấp sản xuất MPD bằng không (Cấp Z) Tiêu chuẩn sản xuất (P Grade) Điểm giả (Điểm D)
Đường kính   99,5–100,0 mm  
Độ dày (4H-Si) 500 µm ±20 µm   500 µm ±25 µm
Định hướng wafer Ngoài trục: 4,0° về phía <11-20> ±0,5° đối với 4H-N; Trên trục: <0001> ±0,5° đối với 4H-Si
Mật độ ống vi mô (4H-Si) ≤1 cm⁻² ≤5 cm⁻² ≤15 cm⁻²
Điện trở suất (4H-Si) ≥1E9 Ω·cm   ≥1E5 Ω·cm
Hướng phẳng chính (10-10) ±5,0°
Chiều dài phẳng chính 32,5 mm ±2,0 mm
Chiều dài phẳng thứ cấp 18,0 mm ±2,0 mm
Định hướng phẳng thứ cấp Mặt silicon hướng lên trên: 90° CW từ mặt phẳng chính ±5,0°
Loại trừ cạnh   3 mm  
LTV/TTV/Cung cong ≤3 µm/<5 µm/<15 µm/<30 µm   ≤10 µm/<15 µm/<25 µm/<40 µm
Độ nhám (mặt C) Đánh bóng Ra ≤1 nm  
Độ nhám (mặt Si) CMP Ra ≤0,2 nm Ra ≤0,5 nm
Nứt cạnh do ánh sáng cường độ cao Không có   Chiều dài tích lũy ≤10 mm; chiều dài đơn ≤2 mm
Tấm lục giác bằng ánh sáng cường độ cao Diện tích tích lũy ≤0,05% Diện tích tích lũy ≤0,05% Diện tích tích lũy ≤0,1%
Các khu vực đa hình bằng ánh sáng cường độ cao Không có   Diện tích tích lũy ≤3%
Các tạp chất Carbon trực quan Diện tích tích lũy ≤0,05%   Diện tích tích lũy ≤3%
Bề mặt silicon bị trầy xước do ánh sáng cường độ cao Không có   Chiều dài tích lũy ≤1 đường kính wafer
Chip cạnh bằng ánh sáng cường độ cao Không được phép có chiều rộng và chiều sâu ≥0,2 mm   5 cho phép, mỗi ≤1 mm
Ô nhiễm bề mặt silicon do ánh sáng cường độ cao Không có   Không có
Trật khớp vít ren ≤500 cm⁻² Không có  
Bao bì   Hộp đựng nhiều wafer hoặc hộp đựng wafer đơn  

Ứng dụng của wafer SiC

 

  • Mô-đun nguồn wafer SiC cho bộ biến tần EV
    Các MOSFET và diode dựa trên wafer SiC được chế tạo trên nền wafer SiC chất lượng cao mang lại tổn thất chuyển mạch cực thấp. Bằng cách tận dụng công nghệ wafer SiC, các mô-đun nguồn này hoạt động ở điện áp và nhiệt độ cao hơn, cho phép các bộ biến tần kéo hiệu quả hơn. Việc tích hợp đế wafer SiC vào các tầng công suất giúp giảm yêu cầu làm mát và diện tích chiếm dụng, thể hiện toàn bộ tiềm năng của công nghệ wafer SiC.

  • Thiết bị RF và 5G tần số cao trên wafer SiC
    Bộ khuếch đại RF và công tắc được chế tạo trên nền tảng wafer SiC bán cách điện có độ dẫn nhiệt và điện áp đánh thủng vượt trội. Đế wafer SiC giảm thiểu tổn thất điện môi ở tần số GHz, trong khi độ bền vật liệu của wafer SiC cho phép hoạt động ổn định trong điều kiện công suất cao, nhiệt độ cao—khiến wafer SiC trở thành đế nền được lựa chọn cho các trạm gốc 5G và hệ thống radar thế hệ tiếp theo.

  • Chất nền quang điện tử và LED từ wafer SiC
    Đèn LED xanh lam và UV được phát triển trên nền wafer SiC có ưu điểm là khả năng kết hợp mạng tinh thể và tản nhiệt tuyệt vời. Việc sử dụng wafer SiC mặt chữ C được đánh bóng đảm bảo các lớp epitaxial đồng nhất, trong khi độ cứng vốn có của wafer SiC cho phép wafer được làm mỏng mịn và đóng gói thiết bị đáng tin cậy. Điều này khiến wafer SiC trở thành nền tảng lý tưởng cho các ứng dụng LED công suất cao, tuổi thọ cao.

Hỏi & Đáp về wafer SiC

1. Hỏi: Tấm wafer SiC được sản xuất như thế nào?


MỘT:

Sản xuất wafer SiCCác bước chi tiết

  1. Tấm wafer SiCChuẩn bị nguyên liệu thô

    • Sử dụng bột SiC có hàm lượng ≥5N (tạp chất ≤1 ppm).
    • Rây và nung trước để loại bỏ hợp chất cacbon hoặc nitơ còn sót lại.
  1. SiCChuẩn bị tinh thể hạt giống

    • Lấy một mảnh tinh thể đơn 4H-SiC, cắt theo hướng 〈0001〉 thành ~10 × 10 mm².

    • Đánh bóng chính xác đến Ra ≤0,1 nm và đánh dấu hướng tinh thể.

  2. SiCTăng trưởng PVT (Vận chuyển hơi vật lý)

    • Đổ đầy cốc nung than chì: đáy chứa bột SiC, đỉnh chứa tinh thể hạt.

    • Hút chân không đến 10⁻³–10⁻⁵ Torr hoặc lấp đầy bằng heli tinh khiết ở áp suất 1 atm.

    • Vùng nguồn nhiệt đến 2100–2300 ℃, duy trì vùng hạt giống mát hơn 100–150 ℃.

    • Kiểm soát tốc độ tăng trưởng ở mức 1–5 mm/h để cân bằng chất lượng và năng suất.

  3. SiCỦ thỏi

    • Ủ thỏi SiC đã phát triển ở nhiệt độ 1600–1800 ℃ trong 4–8 giờ.

    • Mục đích: giảm ứng suất nhiệt và giảm mật độ sai lệch.

  4. SiCCắt lát wafer

    • Sử dụng cưa kim cương để cắt thỏi kim loại thành những miếng mỏng có độ dày 0,5–1 mm.

    • Giảm thiểu rung động và lực ngang để tránh các vết nứt nhỏ.

  5. SiCTấm waferMài & Đánh bóng

    • Nghiền thôđể loại bỏ hư hỏng do cưa (độ nhám ~10–30 µm).

    • Nghiền mịnđể đạt được độ phẳng ≤5 µm.

    • Đánh bóng cơ học hóa học (CMP)để đạt được độ hoàn thiện giống như gương (Ra ≤0,2 nm).

  6. SiCTấm waferVệ sinh & Kiểm tra

    • Làm sạch bằng sóng siêu âmtrong dung dịch Piranha (H₂SO₄:H₂O₂), nước DI, sau đó là IPA.

    • Phổ XRD/Ramanđể xác nhận đa hình (4H, 6H, 3C).

    • Giao thoa kếđể đo độ phẳng (<5 µm) và độ cong vênh (<20 µm).

    • Đầu dò bốn điểmđể kiểm tra điện trở suất (ví dụ HPSI ≥10⁹ Ω·cm).

    • Kiểm tra khuyết tậtdưới kính hiển vi phân cực và máy kiểm tra vết xước.

  7. SiCTấm waferPhân loại & Sắp xếp

    • Phân loại wafer theo loại polytype và loại điện:

      • 4H-SiC loại N (4H-N): nồng độ chất mang 10¹⁶–10¹⁸ cm⁻³

      • Vật liệu bán cách điện độ tinh khiết cao 4H-SiC (4H-HPSI): điện trở suất ≥10⁹ Ω·cm

      • 6H-SiC loại N (6H-N)

      • Những loại khác: 3C-SiC, loại P, v.v.

  8. SiCTấm waferĐóng gói & Vận chuyển

    • Đặt vào hộp đựng bánh quế sạch sẽ, không có bụi.

    • Ghi nhãn trên mỗi hộp với đường kính, độ dày, loại polytype, cấp điện trở suất và số lô.

      Tấm wafer SiC

2. Q: Ưu điểm chính của wafer SiC so với wafer silicon là gì?


A: So với wafer silicon, wafer SiC cho phép:

  • Hoạt động điện áp cao hơn(>1.200 V) với điện trở khi bật thấp hơn.

  • Độ ổn định nhiệt độ cao hơn(>300 °C) và cải thiện khả năng quản lý nhiệt.

  • Tốc độ chuyển đổi nhanh hơnvới tổn thất chuyển mạch thấp hơn, giảm thiểu làm mát hệ thống và kích thước trong bộ chuyển đổi điện.

4. Hỏi: Những khiếm khuyết phổ biến nào ảnh hưởng đến năng suất và hiệu suất của wafer SiC?


A: Các khuyết tật chính trên wafer SiC bao gồm các micropipe, lệch mặt phẳng đáy (BPD) và trầy xước bề mặt. Micropipe có thể gây ra lỗi thiết bị nghiêm trọng; BPD làm tăng điện trở tiếp xúc theo thời gian; và trầy xước bề mặt dẫn đến vỡ wafer hoặc tăng trưởng epitaxy kém. Do đó, việc kiểm tra nghiêm ngặt và giảm thiểu khuyết tật là rất cần thiết để tối đa hóa năng suất wafer SiC.


Thời gian đăng: 30-06-2025