Thiết bị làm mỏng wafer cho quá trình xử lý wafer Sapphire/SiC/Si 4 inch-12 inch​

1. Bao bì tiên tiến
• IC 3D: Làm mỏng wafer cho phép xếp chồng theo chiều dọc các chip logic/bộ nhớ (ví dụ: xếp chồng HBM), đạt được băng thông cao hơn 10 lần và mức tiêu thụ điện năng giảm 50% so với các giải pháp 2.5D. Thiết bị hỗ trợ liên kết lai và tích hợp TSV (Through-Silicon Via), rất quan trọng đối với các bộ xử lý AI/ML yêu cầu khoảng cách kết nối <10 μm. Ví dụ, wafer 12 inch được làm mỏng xuống còn 25 μm cho phép xếp chồng 8 lớp trở lên trong khi vẫn duy trì độ cong vênh <1,5%, điều cần thiết cho các hệ thống LiDAR ô tô.

• Đóng gói dạng quạt: Bằng cách giảm độ dày wafer xuống còn 30 μm, chiều dài kết nối được rút ngắn 50%, giảm thiểu độ trễ tín hiệu (<0,2 ps/mm) và cho phép sử dụng chiplet siêu mỏng 0,4 mm cho SoC di động. Quy trình này tận dụng các thuật toán mài bù ứng suất để ngăn ngừa cong vênh (điều khiển TTV >50 μm), đảm bảo độ tin cậy trong các ứng dụng RF tần số cao.

2. Điện tử công suất
• Mô-đun IGBT: Làm mỏng đến 50 μm giúp giảm điện trở nhiệt xuống <0,5°C/W, cho phép MOSFET SiC 1200V hoạt động ở nhiệt độ tiếp giáp 200°C. Thiết bị của chúng tôi sử dụng công nghệ mài nhiều giai đoạn (thô: hạt 46 μm → mịn: hạt 4 μm) để loại bỏ hư hỏng bề mặt, đạt độ tin cậy chu kỳ nhiệt >10.000 chu kỳ. Điều này rất quan trọng đối với biến tần EV, vì các wafer SiC dày 10 μm cải thiện tốc độ đóng cắt lên 30%.
• Thiết bị điện GaN trên SiC: Làm mỏng wafer xuống 80 μm giúp tăng cường độ linh động của electron (μ > 2000 cm²/V·s) cho HEMT GaN 650V, giảm 18% tổn thất dẫn điện. Quy trình này sử dụng kỹ thuật cắt hạt bằng laser để ngăn ngừa nứt trong quá trình làm mỏng, đạt được độ sứt mẻ cạnh <5 μm cho bộ khuếch đại công suất RF.

3. Quang điện tử
• Đèn LED GaN-on-SiC: Tấm nền sapphire 50 μm cải thiện hiệu suất trích xuất ánh sáng (LEE) lên 85% (so với 65% đối với wafer 150 μm) bằng cách giảm thiểu hiện tượng bẫy photon. Khả năng kiểm soát TTV cực thấp của thiết bị chúng tôi (<0,3 μm) đảm bảo phát xạ LED đồng đều trên các wafer 12 inch, yếu tố quan trọng đối với màn hình Micro-LED yêu cầu độ đồng đều bước sóng <100nm.
• Silicon Photonics: Tấm wafer silicon dày 25μm cho phép giảm suy hao lan truyền trong ống dẫn sóng 3 dB/cm, điều cần thiết cho bộ thu phát quang 1,6 Tbps. Quy trình này tích hợp làm mịn CMP để giảm độ nhám bề mặt xuống Ra <0,1 nm, tăng hiệu suất ghép nối lên 40%.

4. Cảm biến MEMS​​
• Cảm biến gia tốc: Tấm wafer silicon 25 μm đạt SNR >85 dB (so với 75 dB của tấm wafer 50 μm) bằng cách tăng độ nhạy dịch chuyển khối lượng thử nghiệm. Hệ thống mài hai trục của chúng tôi bù trừ độ dốc ứng suất, đảm bảo độ lệch độ nhạy <0,5% trong khoảng nhiệt độ từ -40°C đến 125°C. Các ứng dụng bao gồm phát hiện va chạm ô tô và theo dõi chuyển động AR/VR.

• Cảm biến áp suất: Độ mỏng đến 40 μm cho phép đo phạm vi từ 0–300 bar với độ trễ FS <0,1%. Sử dụng liên kết tạm thời (giá đỡ thủy tinh), quy trình này tránh được hiện tượng gãy wafer trong quá trình khắc mặt sau, đạt được dung sai áp suất quá mức <1 μm cho cảm biến IoT công nghiệp.

• Hiệu ứng cộng hưởng kỹ thuật: Thiết bị làm mỏng wafer của chúng tôi kết hợp mài cơ học, CMP và khắc plasma để giải quyết các thách thức đa dạng về vật liệu (Si, SiC, Sapphire). Ví dụ, GaN trên SiC đòi hỏi mài kết hợp (bánh xe kim cương + plasma) để cân bằng độ cứng và độ giãn nở nhiệt, trong khi cảm biến MEMS yêu cầu độ nhám bề mặt dưới 5 nm thông qua đánh bóng CMP.

• Tác động đến ngành: Bằng cách tạo ra các tấm wafer mỏng hơn, hiệu suất cao hơn, công nghệ này thúc đẩy những đổi mới trong chip AI, mô-đun 5G mmWave và thiết bị điện tử linh hoạt, với dung sai TTV <0,1 μm đối với màn hình có thể gập lại và <0,5 μm đối với cảm biến LiDAR ô tô.